Moving Average Schaltung

In einer digitalen Filterschaltung zum Umwandeln eines Eingangsdatensignals (a) einer Abtastfrequenz f s in ein Ausgangsdatensignal (OUT) einer Überabtastfrequenz Nf s, die das N-fache der Abtastfrequenz f s ist. Die digitale Filterschaltung umfasst eine Kombination aus einer Berechnungsschaltung (30) und einer ersten und einer zweiten Integrationsschaltung (40, 50). Die erste Integrationsschaltung (40) integriert ein berechnetes Signal (d) synchron mit der Überabtastfrequenz Nf s, um ein erstes Integrationsergebnissignal (b) und ein erstes verzögertes Signal (e) zu erzeugen. Die zweite Integrationsschaltung (50) integriert das erste verzögerte Signal (e) synchron mit der Überabtastfrequenz Nf s, um ein zweites Integrationsergebnissignal (c) und ein zweites verzögertes Signal (f) als Ausgangsdatensignal (OUT) zu erzeugen. Die Berechnungsschaltung (30) führt eine vorbestimmte Berechnung des Eingangsdatensignals (a), des ersten Integrationsergebnissignals (b) und des zweiten Integrationsergebnissignals (c) synchron mit der Abtastfrequenz fs durch, um das berechnete Signal zu erzeugen (D). Die vorgegebene Berechnung wird durch eine Gleichung wie folgt dargestellt: d N 2. Digitale Filterschaltung zur Umwandlung eines Eingangsdatensignals einer Abtastfrequenz fs in ein Ausgangsdatensignal mit einer Überabtastfrequenz Nf s, N-fache der Abtastfrequenz fs. Wobei N eine vorbestimmte positive ganze Zahl ist, die nicht kleiner als zwei ist, wobei die digitale Filterschaltung aufweist: eine erste integrierende Schaltung (40), die mit einem berechneten Signal versorgt wird, um das berechnete Signal synchron mit der Überabtastfrequenz Nf s zu erzeugen, um a zu erzeugen Ein erstes Integrationsergebnissignal und ein erstes verzögertes Signal, das durch Verzögerung des ersten Integrationsergebnissignals durch eine Verzögerung gegeben wird, die im wesentlichen gleich einem Reziprokwert der Überabtastfrequenz Nf sa ist, die mit der ersten Integrationsschaltung verbunden ist Integrieren des ersten verzögerten Signals synchron mit der Überabtastfrequenz Nf s, um ein zweites Integrationsergebnissignal und ein zweites verzögertes Signal zu erzeugen, das durch Verzögern des zweiten Integrationsergebnissignals durch die Verzögerung gegeben wird, wobei die zweite Integrierschaltung das zweite verzögerte Signal als das zweite Verzögerungssignal erzeugt (30), die mit dem ersten und dem zweiten Integrationsschaltkreis verbunden ist und dem Eingangsdatensignal zugeführt wird, zum Ausführen einer vorbestimmten Berechnung des Eingangsdatensignals, des ersten Integrationsergebnissignals und der zweiten Integration Ergebnis-Signal synchron mit der Abtastfrequenz fs, um das berechnete Signal zu erzeugen, wobei die vorbestimmte Berechnung durch eine Gleichung wie folgt dargestellt wird: d N 2. wobei a das Eingangsdatensignal darstellt, b das erste Integrationsergebnissignal darstellt, c das zweite Signal darstellt Integrationsergebnissignal und d das berechnete Signal darstellt. 2. Digitalfilterschaltung nach Anspruch 1, wobei die Berechnungsschaltung (30) aufweist: eine erste Subtraktionsschaltung (31), die mit dem Eingangsdatensignal und einem Rückkopplungssignal versorgt wird, um das Rückkopplungssignal von dem Eingangsdatensignal zu subtrahieren Um eine erste Multiplikationsschaltung (32) zu erzeugen, die mit der ersten Subtraktionsschaltung verbunden ist und mit einem ersten Koeffizienten (1N) versehen ist, zum Multiplizieren des ersten Subtraktionsergebnissignals mit dem ersten Koeffizienten, um ein erstes Produktsignal zu erzeugen Eine Subtraktionsschaltung (33), die mit der ersten Multiplikationsschaltung verbunden ist und dem ersten Integrationsergebnissignal (b) zugeführt wird, um das erste Integrationsergebnissignal von dem ersten Produktsignal zu subtrahieren, um ein zweites Subtraktionsergebnissignal zu erzeugen, Die mit der zweiten Subtrahierschaltung verbunden ist, zum Zwischenspeichern des zweiten Subtraktionsergebnissignals bei der Abtastfrequenz fs, um ein verriegeltes Signal zu erzeugen, eine zweite Multiplikationsschaltung (35), die mit der Zwischenspeicherschaltung verbunden ist und mit einem zweiten Koeffizienten (1N) versehen ist Um ein zweites Produktsignal als das berechnete Signal zu erzeugen, eine dritte Multiplikationsschaltung (36), die mit der ersten Integrationsschaltung verbunden ist und mit einem dritten Koeffizienten (12) versehen ist, um das erste Integrationsergebnissignal mit dem dritten zu multiplizieren Um ein drittes Produktsignal zu erzeugen, eine erste Addierschaltung (37), die mit der dritten Multiplikationsschaltung und der zweiten Integrierschaltung verbunden ist, zum Addieren des dritten Produktsignals zum zweiten Integrationsergebnissignal, um ein erstes Additionsergebnissignal zu erzeugen, eine vierte Multiplikationsschaltung (38), die mit dem ersten Integrationsschaltkreis verbunden ist und mit einem vierten Koeffizienten (N2) versehen ist, zum Multiplizieren des ersten Integrationsergebnissignals mit dem vierten Koeffizienten, um ein viertes Produktsignal und eine mit dem vierten verbundene zweite Addierschaltung (39) zu erzeugen Multiplikationsschaltung und der ersten Addierschaltung zum Addieren des vierten Produktsignals zu dem ersten Additionsergebnissignal, um ein zweites Additionsergebnissignal als Rückkopplungssignal zu erzeugen. 3. Digitale Filterschaltung nach Anspruch 2, bei der die vorbestimmte positive ganze Zahl N gleich 2 ist, wobei jede der ersten bis vierten Multiplikationsschaltungen durch ein Schieberegister implementiert ist. 4. Digitale Filterschaltung nach Anspruch 1, bei der die erste Integrationsschaltung (40) aufweist: eine erste Addierschaltung (41), die mit der Berechnungsschaltung verbunden ist und mit dem ersten verzögerten Signal versorgt wird, um das berechnete Signal zu addieren Um ein erstes Additionsergebnissignal als erstes Integrationsergebnissignal zu erzeugen, und eine erste Zwischenspeicherschaltung (42), die mit der ersten Addierschaltung verbunden ist, zum Zwischenspeichern des ersten Integrationsergebnissignals bei der Überabtastfrequenz Nf s, um ein erstes Zwischenspeichern zu erzeugen Als erstes verzögertes Signal, wobei die zweite Integrationsschaltung (50) aufweist: eine zweite Addierschaltung (51), die mit der ersten Integrierschaltung verbunden ist und mit dem zweiten verzögerten Signal versorgt wird, um das erste verzögerte Signal dem zweiten verzögerten Signal zuzuführen Ein zweites Additionsergebnissignal als zweites Integrationsergebnissignal und eine mit der zweiten Addierschaltung verbundene zweite Zwischenspeicherschaltung (52) zum Zwischenspeichern des zweiten Integrationsergebnissignals bei der Oversamplingfrequenz Nf s, um ein zweites verzögertes Signal als zweites verzögert zu erzeugen Signal. 5. Digitalfilterschaltung zum Umwandeln eines Eingangsdatensignals einer Abtastfrequenz f s in ein Ausgangsdatensignal mit einer Oversamplingfrequenz Nf s, die das N-fache der Abtastfrequenz f s ist. Wobei N eine vorbestimmte positive ganze Zahl ist, die nicht kleiner als zwei ist, wobei die digitale Filterschaltung aufweist: eine erste integrierende Schaltung (40), die mit einem berechneten Signal versorgt wird, um das berechnete Signal synchron mit der Überabtastfrequenz Nf s zu erzeugen, um a zu erzeugen (50), das mit der ersten Integrationsschaltung verbunden ist, zum Integrieren des ersten Integrationsergebnissignals synchron mit der Überabtastfrequenz Nf s, um ein zweites Integrationsergebnissignal und ein verzögertes Signal zu erzeugen, das durch Verzögerung gegeben wird Das zweite Integrationsergebnissignal um eine Verzögerung, die im wesentlichen gleich einem Kehrwert der Überabtastfrequenz Nf s ist. Wobei die zweite Integrationsschaltung das verzögerte Signal als Ausgangsdatensignal erzeugt und eine Berechnungsschaltung (30), die mit der ersten und der zweiten Integrationsschaltung verbunden ist und mit dem Eingangsdatensignal versorgt wird, um eine vorbestimmte Berechnung des Eingangsdatensignals durchzuführen, Das erste Integrationsergebnissignal und das zweite Integrationsergebnissignal synchron mit der Abtastfrequenz fs, um das berechnete Signal zu erzeugen, wobei die vorbestimmte Berechnung durch eine Gleichung wie folgt dargestellt wird: d N 2 wobei a das Eingangsdatensignal darstellt, b repräsentiert Das erste Integrationsergebnissignal, c das zweite Integrationsergebnissignal und d das berechnete Signal darstellt. 6. Digitalfilterschaltung nach Anspruch 5, bei der die Berechnungsschaltung (30) aufweist: eine erste Subtraktionsschaltung (31), die mit dem Eingangsdatensignal und einem Rückkopplungssignal versorgt wird, um das Rückkopplungssignal von dem Eingangsdatensignal zu subtrahieren Um eine erste Multiplikationsschaltung (32) zu erzeugen, die mit der ersten Subtraktionsschaltung verbunden ist und mit einem ersten Koeffizienten (1N) versehen ist, zum Multiplizieren des ersten Subtraktionsergebnissignals mit dem ersten Koeffizienten, um ein erstes Produktsignal zu erzeugen Eine Subtraktionsschaltung (33), die mit der ersten Multiplikationsschaltung verbunden ist und dem ersten Integrationsergebnissignal zugeführt wird, zum Subtrahieren des ersten Integrationsergebnissignals von dem ersten Produktsignal, um ein zweites Subtraktionsergebnissignal zu erzeugen, eine Latchschaltung (34) Zweite Subtrahierschaltung zum Zwischenspeichern des zweiten Subtraktionsergebnissignals bei der Abtastfrequenz fs, um ein verriegeltes Signal zu erzeugen, das mit der Verriegelungsschaltung verbunden ist und mit einem zweiten Koeffizienten (1N) versehen ist, um das verriegelte Signal mit zu multiplizieren Wobei der zweite Koeffizient ein zweites Produktsignal als das berechnete Signal erzeugt, das mit dem ersten Integrationsschaltkreis verbunden ist und mit einem dritten Koeffizienten (12) versehen ist, um das erste Integrationsergebnissignal mit dem dritten Koeffizienten zu multiplizieren Ein drittes Produktsignal, eine erste Addierschaltung (37), die mit der dritten Multiplikationsschaltung und der zweiten Integrierschaltung verbunden ist, zum Addieren des dritten Produktsignals zum zweiten Integrationsergebnissignal, um ein erstes Additionsergebnissignal zu erzeugen, eine vierte Multiplikationsschaltung (38) , Die mit dem ersten Integrationsschaltkreis verbunden ist und mit einem vierten Koeffizienten (N2) versehen ist, zum Multiplizieren des ersten Integrationsergebnissignals mit dem vierten Koeffizienten, um ein viertes Produktsignal und eine mit der vierten Multiplikationsschaltung verbundene zweite Addierschaltung (39) zu erzeugen Die erste Addierschaltung zum Addieren des vierten Produktsignals zu dem ersten Additionsergebnissignal, um ein zweites Additionsergebnissignal als Rückkopplungssignal zu erzeugen. 7. Digitale Filterschaltung nach Anspruch 6, bei der die vorbestimmte positive ganze Zahl N gleich 2 ist, wobei jede der ersten bis vierten Multiplikationsschaltungen durch ein Schieberegister implementiert ist. 8. Digitale Filterschaltung nach Anspruch 5, bei der die erste Integrierschaltung (40) aufweist: eine erste Addierschaltung (41), die mit der Berechnungsschaltung verbunden ist und mit einem ersten Zwischenspeicherungssignal versorgt wird, um das berechnete Signal zu addieren Um ein erstes Additionsergebnissignal als erstes Integrationsergebnissignal zu erzeugen, und eine erste Verriegelungsschaltung (42), die mit der ersten Addierschaltung verbunden ist, zum Zwischenspeichern des ersten Integrationsergebnissignals bei der Überabtastfrequenz Nf s, um den ersten Zwischenspeicher zu erzeugen Wobei die zweite Integrierschaltung (50) aufweist: eine zweite Addierschaltung (51), die mit der ersten Integrierschaltung verbunden und mit dem verzögerten Signal versorgt ist, zum Addieren des ersten Integrationsergebnissignals zum verzögerten Signal, um ein zweites Additionsergebniss zu erzeugen Das zweite Integrationsergebnissignal und eine zweite Verriegelungsschaltung (52), die mit der zweiten Addierschaltung verbunden ist, zum Zwischenspeichern des zweiten Integrationsergebnissignals bei der Überabtastfrequenz Nf s, um ein zweites verriegeltes Signal als verzögertes Signal zu erzeugen. HINTERGRUND DER ERFINDUNG Diese Erfindung betrifft eine digitale Filterschaltung und insbesondere eine digitale Filterschaltung zur Interpolation zur Verwendung in einem Digital-Analog-Wandler (DAC) vom Oversampling-Typ. Wie aus dem Stand der Technik bekannt ist, führt der Digital / Analog-Wandler des Oversampling-Typs eine Digital / Analog - (DA) - Umwandlungsoperation mit einer höheren Abtastfrequenz durch, die zehn oder hundertmal so groß wie eine normale Abtastung ist Frequenz oder der Nyquist-Rate. Die höhere Abtastfrequenz wird als Überabtastfrequenz bezeichnet. Durch Verwendung der Überabtastfrequenz ist es möglich, Quantisierungsrauschen in einen breiteren Frequenzbereich zu verteilen und das Quantisierungsrauschen in einem gewünschten Frequenzband zu vermindern. Dies bedeutet, dass es möglich ist, ein Signal-Rausch-Verhältnis (SN) durch Abtasten bei der Überabtastfrequenz zu verbessern, obwohl die Quantisierungsbitzahl bei DA-Umwandlung dieselbe ist. Es ist daher möglich, die Quantisierungsbitzahl unter Verwendung der Oversampling-Frequenz in Bezug auf dasselbe Signal-Rausch-Verhältnis zu reduzieren. Zusätzlich wird bei der DA-Umsetzung ein Bildsignal zwangsläufig im Außerband erzeugt. Um das Bildsignal zu entfernen, ist ein analoges Filter erforderlich. Ein derartiges Analogfilter wird als Nachfilter bezeichnet. Ein normaler Digital-Analog-Wandler ohne Überabtastung wird als Digital-Analog-Wandler des Nyquist-Abtasttyps bezeichnet. Es ist erforderlich, daß der Digital / Analog-Wandler des Nyquist-Abtasttyps ein hochgenaues Nachfilter verwendet, das eine schnelle Frequenzcharakteristik hat, um das Bildsignal zu entfernen. Durch die Verwendung des Digital-Analog-Wandlers des Oversampling-Typs wird das Nachfilter durch ein einfach aufgebautes Filter realisiert, und es ist möglich, analoge Schaltungen zu reduzieren. Jedoch ist das Bildsignal bei jeder Nyquist-Abtastfrequenz vorhanden, wenn Daten der Nyquist-Abtastfrequenz direkt in ein analoges Signal bei der Überabtastfrequenz umgewandelt werden. Infolgedessen ist es unmöglich, eine Charakteristik des Nachfilters zu reduzieren. Bei dem Digital-Analog-Wandler des Oversampling-Typs wird zur Verringerung der Charakteristik des Nachfilters das Bildsignal durch ein Digitalfilter entfernt. Das digitale Filter wird Interpolationsfilter genannt. Das Interpolationsfilter umfasst erste bis M-te digitale Filterschaltungen, wobei M eine positive ganze Zahl bedeutet, die nicht kleiner als zwei ist. Die digitale Filterschaltung der ersten Stufe hat die Funktion eines Tiefpassfilters zum Entfernen des Bildsignals mit einer hohen Frequenz. Um einen Maßstab einer digitalen Schaltung zu reduzieren, kann die digitale Filterschaltung der ersten Stufe als eine erste Abtastfrequenz betrieben werden, die höher als die Nyquist-Abtastfrequenz ist und niedriger als die Überabtastfrequenz ist. Die zweite bis digitale Filterschaltung der M-ten Stufe sind als zweite bis M-te Abtastfrequenzen betreibbar, die in aufsteigender Reihenfolge ansteigen. Die M-te Abtastfrequenz ist gleich der Oversampling-Frequenz. Da ein Bildsignal über dem Frequenzbereich außer dem gewünschten Frequenzband in Abhängigkeit von einem Eingangssignal davon einnehmen kann, muß die digitale Filterschaltung der ersten Stufe das Bildsignal in dem oben erwähnten Frequenzbereich abschwächen. Jede der zweiten bis Digitalfilterschaltungen der M-ten Stufe kann ein Filter mit einer kammförmigen Charakteristik verwenden, da ein Bildsignal im Tiefpaßfilterausgang nur jede Nyquist-Abtastfrequenz in dem gesamten Frequenzbereich der Außerhalb einnimmt - Band. Die digitale Filterschaltung der ersten Stufe muss einen fortschrittlichen Tiefpassfilter verwenden, der durch einen digitalen Signalprozessor (DSP) implementiert wird. Dies ist so, weil es notwendig ist, alle Signale, die auf dem Außerband liegen, wie zuvor erwähnt, zu dämpfen. Jedoch kann jede der zweiten bis digitalen Filterschaltungen der M-ten Stufe ein Filter verwenden, das eine einfache Struktur aufweist und das ein gleitendes Durchschnittsfilter genannt wird. Dies liegt daran, daß dieses Filter durch den Filter mit der kammförmigen Charakteristik, wie vorstehend erwähnt, verwirklicht werden kann. Da nur ein gleitender Durchschnittsfilter eine unzureichende Dämpfung aufweist, um das Bildsignal zu dämpfen, wird eine Vielzahl von gleitenden Durchschnittsfiltern verwendet, um eine ausreichende Dämpfung für das Bildsignal zu erhalten. Im allgemeinen wird das gleitende Mittelfilter durch ein Filter mit endlicher Impulsantwort (FIR) implementiert. Da eine Vielzahl von FIR-Filtern verwendet werden muß, führt dies zu einer Erhöhung des Maßstabs der Schaltung. Um diesen Fehler zu lösen, wird eine lineare Interpolationsschaltung in einem Artikel offenbart, der von James C. Candy et al. Zu IEEE TRANSACTIONS ON COMMUNICATIONS, VOL. KOM-29, Nr. 6 (Juni 1981), Seiten 815-830, und die den Titel eines Voiceband-Codec mit digitaler Filterung hat. Die lineare Interpolationsschaltung dient als ein zweistufiges gleitendes Mittelfilter. Die lineare Interpolationsschaltung hebt eine Abtastfrequenz eines Eingangsdatensignals davon auf eine Überabtastfrequenz, die das N-fache der Abtastfrequenz ist, durch lineare Interpolation (N-1) Interpolationsdatenelemente zwischen jedem Paar aufeinanderfolgender Eingangsdatenelemente (ein aktuelles Eingangsdatenelement IDc und ein vorhergehendes Eingangsdatenelement IDp), die am Tiefpassfilterausgang auftreten, wobei N eine vorbestimmte positive ganze Zahl darstellt, die nicht kleiner als zwei ist. Die (N-1) Interpolationsdatenelemente ändern sich linear zwischen dem aktuellen Eingangsdatenelement IDc und dem vorherigen Eingangsdatenelement IDp, wie zuvor erwähnt. Als Ergebnis erzeugt die lineare Interpolationsschaltung ein Ausgangsdatensignal, das aus einer Vielzahl von Ausgangsdatenelementen besteht, von denen jedes eine Änderung V aufweist, die durch V (IDc-IDp) N dargestellt ist. Zusätzlich wird das vorherige Eingangsdatenelement IDp immer durch die Ausgangsdatenelemente erhalten. In der später zu beschreibenden Weise ist eine herkömmliche digitale Filterschaltung dahingehend vorteilhaft, daß sie einen großen Bereich auf einem LSI-Chip (Large Scale Integration) einnimmt. Zusätzlich ist es notwendig, die digitale Filterschaltung bei Fehlfunktion manuell zurückzusetzen. ZUSAMMENFASSUNG DER ERFINDUNG Es ist daher eine Aufgabe dieser Erfindung, eine digitale Filterschaltung zu schaffen, die als ein dreistufiges gleitendes Mittelfilter betreibbar ist. Es ist eine weitere Aufgabe dieser Erfindung, eine digitale Filterschaltung der beschriebenen Art zu schaffen, die einen kleinen Bereich auf einem LSI-Chip einnimmt. Es ist noch eine weitere Aufgabe dieser Erfindung, eine digitale Filterschaltung der beschriebenen Art zu schaffen, die in der Lage ist, sich automatisch auf eine Fehlfunktion zurückzustellen. Andere Ziele dieser Erfindung werden deutlich werden, wenn die Beschreibung fortschreitet. Bei der Beschreibung des Kerns dieser Erfindung ist es möglich zu verstehen, daß eine digitale Filterschaltung ein Eingangsdatensignal einer Abtastfrequenz fs in ein Ausgangsdatensignal mit einer N-fachen Abtastfrequenz fs umwandelt. Wobei N eine vorbestimmte positive ganze Zahl darstellt, die nicht kleiner als zwei ist. Gemäß einem Aspekt dieser Erfindung umfasst die oben verstandene digitale Filterschaltung eine erste integrierende Schaltung, die mit einem berechneten Signal versorgt wird, um das berechnete Signal synchron mit der Überabtastfrequenz Nf s zu integrieren, um ein erstes Integrationsergebnissignal und ein erstes zu erzeugen Das durch Verzögern des ersten Integrationsergebnissignals durch eine Verzögerung gegeben wird, die im wesentlichen gleich einem Kehrwert der Überabtastfrequenz Nf s ist. Verbunden mit der ersten Integrationsschaltung integriert eine zweite Integrationsschaltung das erste verzögerte Signal synchron mit der Überabtastfrequenz Nf s, um ein zweites Integrationsergebnissignal und ein zweites verzögertes Signal zu erzeugen, das durch Verzögern des zweiten Integrationsergebnissignals durch die Verzögerung gegeben wird. Die zweite Integrierschaltung erzeugt das zweite verzögerte Signal als Ausgangsdatensignal. An die erste und die zweite Integrationsschaltung angeschlossen und mit dem Eingangsdatensignal versorgt, führt eine Rechenschaltung eine vorbestimmte Berechnung des Eingangsdatensignals, des ersten Integrationsergebnissignals und des zweiten Integrationsergebnissignals synchron mit der Abtastfrequenz fs durch Um das berechnete Signal zu erzeugen. Die vorbestimmte Berechnung wird durch eine Gleichung wie folgt dargestellt: d N 2, wobei a das Eingangsdatensignal darstellt, b das erste Integrationsergebnissignal darstellt, c das zweite Integrationsergebnissignal darstellt und d das berechnete Signal darstellt. Gemäß einem weiteren Aspekt dieser Erfindung umfasst die vorgenannte digitale Filterschaltung eine erste integrierende Schaltung, die mit einem berechneten Signal versorgt wird, um das berechnete Signal synchron mit der Überabtastfrequenz Nf s zu integrieren, um ein erstes Integrationsergebnissignal zu erzeugen. Verbunden mit der ersten Integrationsschaltung integriert eine zweite Integrationsschaltung das erste Integrationsergebnissignal synchron mit der Oversamplingfrequenz Nf s, um ein zweites Integrationsergebnissignal und ein verzögertes Signal zu erzeugen, das durch Verzögern des zweiten Integrationsergebnissignals um eine Verzögerung gegeben wird Ist im wesentlichen gleich einem Kehrwert der Überabtastfrequenz Nf s. Die zweite Integrierschaltung erzeugt das verzögerte Signal als Ausgangsdatensignal. An die erste und die zweite Integrationsschaltung angeschlossen und mit dem Eingangsdatensignal versorgt, führt eine Rechenschaltung eine vorbestimmte Berechnung des Eingangsdatensignals, des ersten Integrationsergebnissignals und des zweiten Integrationsergebnissignals synchron mit der Abtastfrequenz fs durch Um das berechnete Signal zu erzeugen. Die vorbestimmte Berechnung wird durch eine Gleichung wie folgt dargestellt: d N 2, wobei a das Eingangsdatensignal darstellt, b das erste Integrationsergebnissignal darstellt, c das zweite Integrationsergebnissignal darstellt und d das berechnete Signal darstellt. KURZBESCHREIBUNG DER ZEICHNUNG 1 ist ein Blockdiagramm einer herkömmlichen digitalen Filterschaltung oder einer Filterschaltung vom FIR-Typ. 2 ist ein Blockdiagramm einer anderen herkömmlichen digitalen Filterschaltung oder einer linearen Interpolationsschaltung. 3 ist ein Blockschaltbild einer noch anderen herkömmlichen digitalen Filterschaltung oder einer linearen Interpolationsschaltung mit einem FIR-Filter. Fig. 4 ein Blockdiagramm einer digitalen Filterschaltung gemäß einer ersten Ausführungsform dieser Erfindung und 5 ist ein Blockdiagramm einer digitalen Filterschaltung gemäß einer zweiten Ausführungsform dieser Erfindung. BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN 1 wird eine herkömmliche digitale Filterschaltung zuerst beschrieben, um das Verständnis der vorliegenden Erfindung zu erleichtern. Die dargestellte digitale Filterschaltung ist eine Filterschaltung 10 mit endlicher Impulsantwort (FIR), die als ein gleitender Durchschnittsfilter wirkt. Die FIR-Filterschaltung 10 filtert ein Eingangsdatensignal IN in ein Ausgangsdatensignal OUT. Das Eingangsdatensignal IN ist ein Signal, das mit einer Abtastfrequenz fs abgetastet wird und das von einem fortgeschrittenen Tiefpassfilter (nicht gezeigt) zugeführt wird. Das erweiterte Tiefpaßfilter wird durch einen digitalen Signalprozessor (DSP) realisiert. Die Filterschaltung des FIR-Typs 10 weist eine Operation oder eine Überabtastfrequenz Nfs auf, die das N-fache der Abtastfrequenz fs ist. Wobei N eine vorbestimmte positive ganze Zahl darstellt, die nicht kleiner als zwei ist. Die Filterschaltung 10 vom FIR-Typ umfasst eine Verzögerungsschaltung 12, die erste bis N-te Abgriffe 12-1, 12-2, 12-3, 12-4 aufweist. 12- (N-1) und 12-N. Das Eingangsdatensignal IN wird der Verzögerungsschaltung 12 zugeführt. Die Verzögerungsschaltung 12 umfasst erste Durchgangs (N-1) - te Verzögerungseinheiten 14-1, 14-2, 14-3, 14-4. 14- (N-2) und 14- (N-1). Die erste Verzögerungseinheit 14-1 ist zwischen dem ersten und dem zweiten Abgriff 12-1 und 12-2 angeordnet. Die zweite Verzögerungseinheit 14-2 ist zwischen dem zweiten und dem dritten Abgriff 12-2 und 12-3 angeordnet. Im allgemeinen ist eine (n-1) - te Verzögerungseinheit 14- (n-1) zwischen einem (n-1) - ten und einem n-ten Abgriff 12- (n-1) und 12-n angeordnet N ist zwischen zwei und N variabel, und zwar jeweils einschließlich. Jede der ersten bis N-1-ten Verzögerungseinheiten 14-1 bis 14- (N-1) liefert eine Einheitsverzögerung T, die im wesentlichen gleich einem Reziprokwert der Operationsfrequenz Nf s ist. Das Eingangssignal IN wird dem ersten Abgriff 12-1 als ein erstes Abgriffsignal zugeführt und von den ersten bis zu den (N-1) - ten Verzögerungseinheiten 14-1 bis 14- (N-1), die zu erzeugen sind, sukzessive verzögert Zweiten bis N-ten Abgriffsignalen, die zu dem zweiten durch die N-ten Abgriffe 12-2 bis 12-N gesendet werden. Da das erste Abgriffsignal mit dem Eingangsdatensignal IN ohne Verzögerung identisch ist, kann es als nulles verzögertes Signal bezeichnet werden. Ebenso können die zweiten bis N-ten Abgriffsignale als erste bis (N-1) - te verzögerte Signale bezeichnet werden. Auf jeden Fall erzeugt die Verzögerungsschaltung 11 das nullte durch die (N-1) - ten verzögerten Signale. Der Nulldurchgang durch die (N-1) - ten verzögerten Signale wird einer Addierschaltung 16 zugeführt. Die Addierschaltung 16 addiert N Terme des Nulldurchgangs durch die (N-1) - ten verzögerten Signale, um ein Additionsergebnissignal zu erzeugen Eines Additionsergebnisses der N-Terme. Das Additionsergebnissignal wird einer Multiplizierschaltung 18 zugeführt, die mit einem Koeffizienten (1N) versehen ist. Die Multiplikationsschaltung 18 multipliziert das Additionsergebnissignal mit dem Koeffizienten (1N), um als ein Ausgangsdatensignal OUT ein Produktsignal zu erzeugen, das ein Produkt des Additionsergebnissignals und des Koeffizienten (1N) anzeigt. Es wird angenommen, dass das Eingangsdatensignal IN eine Reihe von Eingangsdatenelementen wie ein erstes Eingangsdatenelement IN (1) eines ersten Zeitschlitzes 1, ein zweites Eingangsdatenelement IN (2) eines zweiten Zeitschlitzes 2 umfasst. Einem N-1-ten Eingangsdatenelement IN (N-1) eines (N-1) - ten Zeitschlitzes (N-1), einem N-ten Eingangsdatenelement IN (N) eines N-ten In diesem Fall umfasst das Ausgangsdatensignal OUT eine Reihe von Ausgangsdatenelementen, wie beispielsweise ein N-tes Ausgangsdatenelement OUT (N) des N-ten Zeitschlitzes N, der gegeben ist durch: EQU1 Das heißt, Repräsentiert das N-te Ausgabedatenelement OUT (N) einen gleitenden Mittelwert des ersten bis N-ten Eingangsdatenelements IN (0) bis IN (N). Dementsprechend fungiert die FIR-Filterschaltung 10 als das gleitende Mittelfilter. Wenn die FIR-Filterschaltung 10 als Interpolationsschaltung in einem Digital / Analog-Wandler (ADC) vom Oversampling-Typ verwendet wird, kann die Filterschaltung 10 des FIR-Typs ein in dem Eingangsdatensignal IN enthaltenes Bildsignal nicht ausreichend abschwächen. Es ist daher notwendig, daß die Interpolationsschaltung eine Vielzahl von FIR-Filterschaltungen verwendet. Dies führt zu einer Zunahme einer Skala des Digital / Analog-Wandlers, wie in der Präambel der vorliegenden Spezifikation erwähnt. Bezug nehmend auf Fig. Unter Bezugnahme auf 2 wird eine weitere digitale Filterschaltung beschrieben, um das Verständnis der vorliegenden Erfindung zu erleichtern. Die dargestellte digitale Filterschaltung ist eine lineare Interpolationsschaltung 20, die in dem oben erwähnten Papier offenbart ist. Die lineare Interpolationsschaltung 20 dient als ein zweistufiges gleitendes Mittelfilter. Die lineare Interpolationsschaltung 20 filtert ein Eingangsdatensignal IN in ein Ausgangsdatensignal OUT. Das Eingangsdatensignal IN ist ein Datensignal, das mit einer Abtastfrequenz fs abgetastet wird. Die lineare Interpolationsschaltung 20 ist bei der Überabtastfrequenz Nfs betreibbar. Die lineare Interpolationsschaltung 20 umfasst eine Subtraktionsschaltung 21, eine Multiplikationsschaltung 22, eine erste Latch-Schaltung 23, eine Addierschaltung 24 und eine zweite Latch-Schaltung 25. Das Eingangsdatensignal IN wird der Subtraktionsschaltung 21 zugeführt 21 wird ein Additionsergebnissignal von der Addierschaltung 24 zugeführt. Die Subtraktionsschaltung 21 subtrahiert das Additionsergebnissignal von dem Eingangssignal IN, um ein Subtraktionsergebnissignal zu erzeugen, das ein Subtraktionsergebnis anzeigt. Das Subtraktionsergebnissignal wird der Multiplikationsschaltung 22 zugeführt. Die Multiplikationsschaltung 22 ist mit einem Koeffizienten (1N) versehen. Die Multiplikationsschaltung 22 multipliziert das Subtraktionsergebnissignal mit dem Koeffizienten (1N), um ein Produktsignal zu erzeugen, das ein Produkt des Subtraktionsergebnissignals und des Koeffizienten (1N) anzeigt. Das Produktsignal wird der ersten Verriegelungsschaltung 23 zugeführt. Die erste Verriegelungsschaltung 23 verriegelt das Produktsignal mit der Abtastfrequenz fs, um ein erstes verriegeltes Signal zu erzeugen. Das erste verriegelte Signal wird der Addierschaltung 24 zugeführt. Die Addierschaltung 24 wird mit einem zweiten verriegelten Signal von der zweiten Verriegelungsschaltung 25 versorgt. Die Addierschaltung 24 addiert das erste verriegelte Signal und das zweite verriegelte Signal, um das Additionsergebnissignal zu erzeugen Was ein Additionsergebnis angibt. Das Additionsergebnissignal wird der zweiten Verriegelungsschaltung 25 zugeführt. Die zweite Verriegelungsschaltung 25 verriegelt das Additionsergebnissignal bei der Überabtastfrequenz Nf s, um das zweite verriegelte Signal als das Ausgabedatensignal OUT zu erzeugen. Die Aufmerksamkeit wird auf ein n-te Eingangsdatenelement X n des Eingangsdatensignals IN gerichtet, das der linearen Interpolationsschaltung 20 zugeführt wird. Es wird angenommen, daß die Addierschaltung 24 das Additionsergebnissignal erzeugt, das gleich einem ( N-1) - te Eingangsdatenelement X n -1. Zu diesem Zeitpunkt verriegeln die erste und die zweite Zwischenspeicherschaltung 23 und 25 das Produktsignal bzw. das Additionsergebnissignal. In diesem Fall erzeugt die erste Verriegelungsschaltung 23 das erste verriegelte Signal von (X n - X n -1) N. Die zweite Verriegelungsschaltung 25 erzeugt das zweite verriegelte Signal von X n -1. Zusätzlich erzeugt die Additionsschaltung 24 das Additionsergebnissignal von n -1 (X n X n -1) N. Wie oben beschrieben, ist die erste Verriegelungsschaltung 23 synchron mit der Abtastfrequenz fs des Eingangsdatensignals IN betreibbar, während die zweite Verriegelungsschaltung 25 synchron mit der Überabtastfrequenz Nfs betreibbar ist. Beim nächsten Zeitpunkt der Überabtastfrequenz Nf s. Erzeugt die zweite Verriegelungsschaltung 25 das erste verriegelte Signal von n -1 (X n X n -1) N und die Addierschaltung 24 erzeugt das Additionsergebnissignal von n -1 2 (X n X n -1) N. Wenn dieser Vorgang N mal wiederholt wird, wird das nächste oder ein (n1) - te Eingabeelement X n 1 des Eingangsdatensignals IN der linearen Interpolationsschaltung 20 zugeführt. In diesem Fall erzeugt die Addierschaltung 24 das Additionsergebnissignal Von n - 1 N (X n - X n - 1) N, und zwar von X n. Als Ergebnis erzeugt die lineare Interpolationsschaltung 20 das Ausgangsdatensignal OUT, das (N-1) Interpolationselemente zwischen dem (n-1) - ten und dem n-ten Eingangsdatenelement X n-1 und X n linear interpoliert. Das heißt, die lineare Interpolationsschaltung 20 dient als das zweistufige gleitende Mittelfilter. Die Beschreibung schreitet zu einem Fall fort, bei dem der Digital-zu-Analog-Wandler des Oversampling-Typs für die Überabtastung von Nyquist-Abtastdaten mit einer Nyquist-Rate von 50 kHz bei einer Überabtastfrequenz, die das Vierundsechzigfache der Nyquist-Rate ist, in ein überabgetastetes Signal umgewandelt wird Um das überabgetastete Signal in ein analoges Signal umzuwandeln. Es wird angenommen, daß ein Signal aus einem gewünschten Frequenzband abgeschwächt werden muß, um eine Dämpfung von 50 dB sicherzustellen. Um eine Skalierung des Digital-Analog-Wandlers zu reduzieren, kann die in Fig. 2 als digitale Filterschaltung der zweiten Stufe verwendet wird. Zuerst entscheidet es, welche Zeiten der Nyquist-Rate die digitale Filterschaltung der ersten Stufe (das fortgeschrittene Tiefpassfilter) die Abtastrate zu erhöhen. The moving average filter has a frequency response which is given by: EQU2 where is equal to 2f, T is equal to 1Nf s . f s represents the sampling frequency of the input data signal IN for the moving average filter, N represents the tap number of the moving average filter, namely, a rate conversion ratio, M represents the stage number of the moving average filter. In the linear intepolating circuit 20 illustrated in FIG. 2, the stage number M is equal to two. Under the above condition, the linear interpolating circuit 20 has the oversampling frequency Nf s of sixty-four times 50 kHz. In addition, the image signal has the most lowest frequency f l which is equal to the sampling frequency f s minus 25 kHz. When the rate conversion ratio N is calculated so as to ensure attenuation of 50 dB for the image signal under this condition, the rate conversion rate N is equal to six or less. Inasmuch as the oversampling frequency Nf s is sixty-four times the Nyquist rate, the rate conversion ratio N of six cannot be selected. This is because sixty-four is irreducible by six. When the rate conversion ratio N of four is selected, the first stage digital filtering circuit must have an output frequency of 0.8 MHz. It is difficult for such a first stage digital filtering circuit to be implemented by the digital signal processor (DSP). In addition, it is difficult to realize the first stage digital filtering circuit on a large scale integration (LSI) chip. This is because the digital signal processor occupies a large area on the LSI chip. When the rate conversion ratio N of eight is selected, the first stage digital filtering circuit has the output frequency of 0.4 MHz. However, such a digital-to-analog converter cannot satisfy the attenuation of 50 dB for the image signal. To resolve the above-mentioned problem, another digital filtering circuit illustrated in FIG. 3 is proposed. The illustrated digital filtering circuit comprises the linear interpolating circuit 20 and an FIR type filtering circuit 10a which is connected to the linear interpolating circuit 20 in cascade fashion. The digital filtering circuit is therefore called a linear interpolating circuit with an FIR type filter. The FIR type filtering circuit 10a comprises the delay circuit 12, a calculating circuit 16a, and a third latch circuit 19. The delay circuit 12 is supplied with the second latched signal from the second latch circuit 25. The delay circuit 12 comprises the first through the (N-1)-th delay units 14-1 to 14-(N-1). The delay circuit 12 delays the second latched signal to produce the (N-1)-th delayed signal. The (N-1)-th delayed signal is supplied to the calculating circuit 16a. The calculating circuit 16a is supplied with the addition result signal from the adding circuit 24. The calculating circuit 16a is furthermore supplied with a third latched signal from the third latch circuit 19. The calculating circuit 16a calculates the addition result signal plus the third latched signal minus the (N-1)-th delayed signal to produce a calculated signal. The calculated signal is supplied to the third latch circuit 19. The third latch circuit 19 latches the calculated signal at the oversampling frequency Nf s to produce the third latched signal. That is, a combination of the calculating circuit 16a and the third latch circuit 19 serves as an accumulating circuit for accumulating the addition result signal and the (N-1)-th delayed signal to produce an accumulated signal as the calculated signal. The FIR type filtering circuit 10a produces the accumulated signal as an output data-signal OUT. The digital filtering circuit illustrated in FIG. 3 still occupies the large area on the LSI chip. In addition, it is necessary for the accumulating circuit to reset. Attention will be directed to a case where the second stage digital filtering circuit is implemented by a three-stage moving average filter. In this event, the rate conversion ratio N is not greater than sixteen under the above-mentioned condition and the first stage digital filtering circuit has therefore the output frequency of 0.2 MHz. Such a second stage digital filtering circuit can be realized on the LSI chip. When the image signal needs attenuating in large attenuation, it is easily possible for the digital-to-analog converter to realize on the LSI chip if the three-stage moving average filter is used as the second stage digital filtering circuit. This is because this makes the burden light for the first stage digital filtering circuit. Referring to FIG. 4, the description will proceed to a digital filtering circuit according to a first embodiment of this invention. The digital filtering circuit is an interpolation filter for converting an input data signal IN of the sampling frequency f s into an output data signal OUT of the oversampling frequency Nf s . The digital filtering circuit comprises a calculating circuit 30, a first integrating circuit 40, and a second integrating circuit 50. The calculating circuit 30 comprises a first subtracting circuit 31, a first multiplying circuit 32, a second subtracting circuit 33, a primary latch circuit 34, second and third multiplying circuits 35 and 36, a first primary adding circuit 37, a fourth multiplying circuit 38, and a second primary adding Circuit 39. The first integrating circuit 40 comprises a first subsidiary adding circuit 41 and a first subsidiary latch circuit 42. The second integrating circuit 50 comprises a second subsidiary adding circuit 51 and a second subsidiary latch circuit 52. In the calculating circuit 30, the input data signal IN or a is supplied to the first subtracting circuit 31. The first subtracting circuit 31 is supplied with a feedback signal which will later become clear. The first subtracting circuit 31 subtracts the feedback signal from the input data signal IN to produce a first subtraction result signal. The first subtraction result signal is supplied to the first multiplying circuit 32. The first multiplying circuit 32 is provided with a first coefficient (1N). The first multiplying circuit 32 multiplies the first subtraction result signal by the first coefficient (1N) to produce a first product signal indicative of a first product of the first subtraction result signal and the first coefficient (1N). The first product signal is supplied to the second subtracting circuit 33. The second subtracting circuit 33 is supplied with a first integration result signal b from the first integrating circuit 40. The second subtracting circuit 33 subtracts the first integration result signal b from the first product signal to produce a second subtraction result signal. The second subtraction result signal is supplied to the primary latch circuit 34. The primary latch circuit 34 latches the second subtraction result signal at the sampling frequency f s to produce a primary latched signal. The primary latched signal is supplied to the second multiplying circuit 35. The second multiplying circuit 35 is provided with a second coefficient (1N). The second multiplying circuit 35 multiplies the primary latched signal by the second coefficient (1N) to produce a second product signal indicative of a second product of the first latched signal and the second coefficient (1N). The second product signal is supplied to the first integrating circuit 40 as a calculated signal d of the calculator circuit 30. The first integration result signal b is also supplied to the third multiplying circuit 36. The third multiplying circuit 36 is provided with a third coefficient (12). The third multiplying circuit 36 multiplies the first integration result signal by the third coefficient (12) to produce a third product signal indicative of a third product of the first integration result signal and the third coefficient (1N). The third product signal is supplied to the first primary adding circuit 37. The first primary adding circuit 37 is supplied with a second integration result signal c from the second integrating circuit 50. The first primary adding circuit 37 adds the third product signal to the second integration result signal c to produce a first primary addition result signal. The first integration result signal b is furthermore supplied to the fourth multiplying circuit 38. The fourth multiplying circuit 38 is provided with a fourth coefficient (N2). The fourth multiplying circuit 38 multiplies the first integration result signal b by the fourth coefficient (N2) to produce a fourth product signal indicative of a fourth product of the first integration result signal and the fourth coefficient (N2). The fourth product signal is supplied to the second primary adding circuit 39. The second primary adding circuit 39 is supplied with the first primary addition result signal from the first primary adding circuit 37. The second primary adding circuit 39 adds the fourth product signal to the first primary addition result signal to produce a second primary addition result signal. The second primary addition result signal is fed back to the first subtracting circuit 31 as the feedback signal. In the first integrating circuit 40, the first subsidiary adding circuit 41 is supplied with the calculated signal d from the calculating circuit 30. The first subsidiary adding circuit 41 is supplied with a first subsidiary latched signal e from the first subsidiary latch circuit 42. The first subsidiary adding circuit 41 adds the calculated signal d to the first subsidiary latched signal to produce a first subsidiary addition result signal as the first integration result signal b. The first integration result signal b is supplied to the first subsidiary latch circuit 42. The first subsidiary latch circuit 42 latches the first integration result signal b at the oversampling frequency Nf s to produce the first subsidiary latched signal e. That is, the first subsidiary latched signal e is given by delaying the first integration result signal b by a delay T which is substantially equal to a reciprocal of the oversampling frequency Nf s . The first subsidiary latched signal e is supplied to the second integrating circuit 50. In the second integrating circuit 50, the second subsidiary adding circuit 51 is supplied with the first subsidiary latched signal e. The second subsidiary adding circuit 51 is supplied with a second subsidiary latched signal f from the second subsidiary latch circuit 52. The second subsidiary adding circuit 51 adds the first subsidiary latched signal e to the second subsidiary latched signal f to produce a second subsidiary addition result signal as the second integration result signal c. The second integration result signal c is supplied to the second subsidiary latch circuit 52. The second subsidiary latch circuit 57 latches the second integration result signal c at the oversampling frequency Nf s to produce the second subsidiary latched signal f. That is, the second subsidiary latched signal f is given by delaying the second integration result signal c by the delay T. The second subsidiary latched signal f is produced as the output data signal OUT. As well known in the art, a method of checking an impulse response of a digital filter is most effective in confirming a characteristic of the digital filter. Verification will be made as regards the digital filtering circuit illustrated in FIG. 4 is equal to the three-stage moving average filter on the basis of the impulse response in a case where the rate conversion ratio N is equal to four as similar to that of the prior art. At first, it is assumed that the digital filtering circuit illustrated in FIG. 4 has an initial condition which is initialized to zero and the digital filtering circuit is supplied with the input data signal a of zero. Under the circumstances, all of the first and the second integration result signals b and c, and the output data signal f have a value of zero. In this event, it is presumed that an impulse of a data rate of 1f s is supplied as the input data signal IN or a to the digital filtering circuit illustrated in FIG. 4. Table 1 represents operation of this case as follows: 0 0 54 84 14 45 44 1 0 64 134 14 54 84 2 0 74 194 14 64 134 3 0 84 264 14 74 194 4 0 2532 344 -3932 84 264 5 0 -1432 29732 -3932 2532 344 6 0 -5332 28332 -3932 -1432 29732 7 0 -9232 23032 -3932 -5332 28332 8 0 -6932 13832 2332 -9232 23032 9 0 -4632 6932 2332 -6932 13832 10 0 -2332 2332 2332 -4632 6932 11 0 0 0 2332 -2332 2332 12 0 0 0 0 0 0 13 0 0 0 0 0 0 14 0 0 0 0 0 0 15 0 0 0 0 0 0 16 0 0 0 0 0 0 17 0 0 0 0 0 0 18 0 0 0 0 0 0 Furthermore, in the above embodiment, the first through the fourth multiplying circuits 32, 35, 36, and 38 are provided with the first through the fourth coefficients which are equal to (14), (14), (12), and 2, respectively, and all of which are powers of 2. Accordingly, multiplication for the first through the fourth multiplying circuits 32, 35, 36, and 38 can be carried out by bit shift operation and each of the first through the fourth multiplying circuits 32, 35, 36, and 38 is therefore implemented by a shift register. As a result, the digital filtering circuit is realized by a small-scale circuit which includes four adding circuits 37, 39, 41, and 51, two subtracting circuits 31 and 33, and three latch circuits 33, 42, and 52. In addition, the conventional digital filtering circuit illustrated in FIG. 3 comprises the FIR type filtering circuit 10a including the delay circuit 12 which consists of the number of the delay units 14-1 to 14-(N-1) when the rate conversion ratio N increases. In comparison with this, the digital filtering circuit illustrated in FIG. 4 has a fixed circuit scale although the rate conversion ratio N increases. Turning to FIG. 5, a digital filtering circuit according to a second embodiment of this invention is similar to that illustrated in FIG. 4 except that the first integration result signal b is supplied to the second integrating circuit 50 in place of the first subsidiary latched signal e. While this invention has thus far been described in conjunction with a few preferred embodiments thereof, it will now readily be possible for one skilled in the art to develop various other embodiments of this invention. Moving averager rejects noisy outlier values Measurements made in a noisy environment can exhibit sporadic disturbances. This Design Idea describes a digital circuit that removes outlier spikes without compromising bandwidth. Smart moving a verage The moving average is a process that continuously computes the average over N samples of data flowing through a FIFO (First In First Out) buffer. Every new sample added to the buffer will remove the oldest sample used to compute the previous mean value. The smart moving-average is a variation on the theme a digital circuit ( Figure 1 ) where the idea is to collect the latest N measurements like a classical moving average, but new data will be added into the buffer ( Sx ) only if its value is within set limits of the actual average of the previous N samples. Figure 1 The smart moving-average circuit determines when to reject new data. The Finite State Machine (FSM) of Figure 1 manages this task. Every new data sample is compared against a maximum and minimum which depend on the current mean value. The new value is discarded when it is beyond the set limits. Keep the number of stored samples ( Sx ) to a power of two to minimize of the size of the adders and avoid a general-purpose divider. If we use 2 p samples, we can shift-right the data input by p bits performing a zero-cost division, and the adders size is reduced by the same p bits. In this example, we have four ( 2 2 ) samples and we right-shift the input data by 2 . The samples will be of size M-2 . where M is the bus size of input data. The computation circuit is formed by three full adders with carry features. The result is used by the FSM for checking the new input data. Figure 2 FSM state diagram At startup, since there is no mean value to be used as a comparison point, the first data are stored in the Sx buffers then the mean value is computed. The FSM steady state is AVERAGE, shown in Figure 2 . Here the FSM is waiting for new data input that will be checked against the mean value on the next state: CHECK DATA . This states implementation depends on what we are going to measure. In the case of temperature data, there is relatively slow variation we do not expect new data to be very dissimilar from previous, nor from the mean. For this specific case, the data comparison can be done in the following way: Only the most-significant bits of the mean and input (MSb) will be compared. If the values are within a defined difference range, the new data will be stored and the mean value updated. If the values have a greater difference, the new data will be discarded and the mean value kept. Figure 3 shows an example comparison table. The range of possible values for the new data input is divided into four rows only two MSb are used in the comparison (for some conditions the third bit is also checked). For example, when the new data MSb are 00, it is accepted if the mean value of the previous four samples has MSb 00 or 01. Otherwise, the data is discarded. Figure 3 Comparison scheme The number of elements used to compute the moving average can depend on the occurrence of incorrect data. In the case of sporadic events, this can be low (e. g. four) if the occurrence is high, then it will be necessary to increase the buffer size to eight or 16 elements. David Vincenzoni is RampD Design Manager at STMicroelectronics, responsible for the design and verification of new chips for Broadband Power Line Modems and for new families of devices for industrial applications. Real-Time After Hours Pre-Market News Flash Quote Summary Quote Interactive Charts Default Setting Please note that once you make your selection, it will apply to all future visits to NASDAQ. Wenn Sie zu einem beliebigen Zeitpunkt daran interessiert sind, auf die Standardeinstellungen zurückzukehren, wählen Sie bitte die Standardeinstellung oben. Wenn Sie Fragen haben oder Probleme beim Ändern Ihrer Standardeinstellungen haben, senden Sie bitte eine E-Mail an isfeedbacknasdaq. Bitte bestätigen Sie Ihre Auswahl: Sie haben ausgewählt, Ihre Standardeinstellung für die Angebotssuche zu ändern. Dies ist nun Ihre Standardzielseite, wenn Sie Ihre Konfiguration nicht erneut ändern oder Cookies löschen. Sind Sie sicher, dass Sie Ihre Einstellungen ändern möchten, haben wir einen Gefallen zu bitten Bitte deaktivieren Sie Ihren Anzeigenblocker (oder aktualisieren Sie Ihre Einstellungen, um sicherzustellen, dass Javascript und Cookies aktiviert sind), damit wir Sie weiterhin mit den erstklassigen Marktnachrichten versorgen können Und Daten, die Sie von uns erwarten.